AI 芯片真正的瓶颈不在光刻，而在先进封装：读懂 CoWoS 与芯粒的产业困局
提示：本文仅为行业技术科普，不构成任何投资建议。很多人讨论 AI 芯片卡脖子，第一反应是光刻机、先进制程。但 2023‑2024 全球 AI 芯片供货紧张阶段，台积电当时董事长刘德音给出一句非常反常识判断：不是 AI 计算芯片短缺，而是 CoWoS 先进封装产能短缺。
CoWoS 不是用来雕刻晶体管的制造工艺，而是一套 2.5D 芯片封装集成技术。AI 浪潮爆发之后，市场对 CoWoS 的需求一年内暴涨三倍，台积电的产能只能满足大约八成客户订单。英伟达 B200 这类旗舰 AI 芯片，本质上并不是单颗完整大芯片， 而是两颗计算芯粒拼接在一起，内部实现每秒 10TB 级别高速互联，软件层面表现得如同一颗完整芯片。
大众传统认知里，封装就是给芯片套外壳、焊引脚。但 AI 时代，封装已经从简单 “包装” 升级成一套微型系统组装工艺，成为算力扩张路上关键瓶颈。
一、芯片为什么不能无限做大：光罩（Reticle）极限
光刻机通过掩模版（光罩）把电路图案投影到硅片。受光学设备硬件约束，单次曝光最大面积固定为26 mm × 33 mm，合计 858 平方毫米，也就是行业所说的光罩极限，大小近似一张邮票。
[*]H100 裸芯片面积 814 平方毫米，已经几乎把单次曝光的可用面积用尽。下一代高 NA‑EUV 光刻机，受光学设计约束，单次曝光面积反而进一步缩小至 429 平方毫米，单颗芯片想继续变大物理上越来越难。
[*]更大的芯片还会遭遇良率惩罚：晶圆上随机存在微小缺陷，芯片面积越大，撞上缺陷直接报废的概率就越高。举例：同样硅片条件，800 平方毫米大芯片良率可能只有 45%；拆成两颗 400 平方毫米小芯粒，单颗良率提升至 67%，整片晶圆产出可用硅片数量可以提升近一半。
有人会问，能不能多次曝光拼接出更大芯片？拼接曝光确实可行，但有三大硬伤：
[*]纳米级电路对对准精度要求极高，两次曝光偏移几纳米就会造成电路失效，接缝区域要预留禁区，性能、功耗受损；
[*]多层电路都要重复多次曝光，光刻机产能会大幅下滑；
[*]就算拼出一块超大单片，良率低的问题依旧完全没有解决。
行业远期规划尝试把掩模版底片从 6 英寸升级到 12 英寸，但试产线预计要到 2031 年，短期无法改变现状。
现实可行路线：不再追求制造一颗巨型单片芯片，拆成多颗功能小芯片（芯粒 / Chiplet）分别制造、测试，再通过先进封装拼接到一起。
二、芯粒拆开之后，最大难题：芯片之间如何高速对话
把大芯片拆成多颗芯粒，立刻出现新矛盾：原本在同一块硅片内部，导线极细、布线极密，信号传输速度快、能耗很低。一旦跨到普通 PCB 电路板，导线会粗上千倍，布线密度骤降，每比特传输能耗飙升。
以 B200 两颗计算芯粒之间的数据交互为例，如果使用普通 PCIe 接口传输，仅仅这一组互联就要消耗数百瓦功耗，远超普通游戏显卡整机功耗，完全无法接受。
高带宽内存 HBM 同样面临该困境：HBM 把多层内存垂直堆叠，单颗 HBM 拥有上千根数据线，B200 封装内部会摆放多颗 HBM 堆叠，普通电路板根本布不下这么多细密高速信号线。
解决方案就是硅中介层：一块不做计算、专门负责布线的硅薄片，使用芯片制造工艺刻出微米级超细导线。GPU 芯粒、HBM 内存并排摆放在中介层上，成千上万根微凸点完成互联，距离仅数毫米，兼顾极高带宽与低功耗。这套工艺，就是台积电 CoWoS（Chip‑on‑Wafer‑on‑Substrate，芯片‑晶圆‑基板）技术的核心逻辑。
CoWoS‑S 完整工艺流程
[*]制作硅中介层晶圆，刻蚀硅通孔 TSV，做好多层精细布线；
[*]将预先测试合格的 GPU、HBM（已知良品芯片 KGD）翻转贴装到中介层晶圆，微凸点焊接，填充保护树脂；
[*]晶圆背面研磨减薄，让硅通孔铜柱露出；
[*]背面制作焊球，切割成单个封装单元；
[*]把单元焊接到封装基板，完成通电测试。
关键点：整套流程大量复用晶圆厂光刻、镀膜设备，越往后工序，整套物料成本越高。一旦后期检测失败，前面所有昂贵芯粒会一起报废。所以芯粒贴装前，必须完成单独芯片测试筛选，只把好芯片投入封装环节。传统封测厂缺少整套晶圆级工艺能力，这也是早期 CoWoS 产能高度集中在台积电的原因。
三、中介层也遇到天花板，从整块硅中介层走向硅桥 CoWoS‑L
HBM 只能贴着芯片边缘摆放，芯片边长被光罩极限锁死，能够安放 HBM 的位置有限。想要接入更多内存、拼接更多芯粒，中介层面积就必须持续扩大。
早期 CoWoS‑S 使用一整块完整硅中介层，同样受光罩极限约束。中介层没有晶体管，线条更粗，可以使用拼接曝光，台积电 CoWoS‑S 做到约 3.3 倍光罩面积。但整块大硅中介层又脆又贵，尺寸继续扩张难度陡增。
于是演进到 CoWoS‑L（也叫 CoWoS‑R）：不再使用一整块昂贵的整片硅，基底使用有机 RDL 基板，只有芯粒与芯粒、芯粒与 HBM 之间需要超高带宽的狭小区域，嵌入小块硅桥（LSI）做高密度互联。既可以做到超大封装面积，又压低硅材料消耗。
B200 正是使用 CoWoS‑L 方案，目前已经实现 5.5 倍光罩尺寸量产，规划 2027 年达到 9.5 倍，2028 年做到 14 倍光罩面积，单封装最多容纳大约 20 颗 HBM 堆叠内存。
但新的工程麻烦随之而来：硅、铜、有机基板热膨胀系数各不相同。焊接高温、芯片工作发热，不同材料伸缩程度不一样，整个封装会像薯片一样发生翘曲变形。翘曲超过几十微米，微凸点就会接触不良，直接导致良率暴跌。B200 曾经出现的量产推迟，行业分析就指向封装热翘曲带来的设计缺陷，后续通过修改设计才逐步解决。
四、拆解 B200 成本：钱都花在了哪里
根据行业机构 Epock AI 估算，B200 整体制造成本区间约 5700‑7300 美元，中间值约 6400 美元，各部分大致占比：
[*]两颗计算逻辑芯粒：约 800 美元；
[*]HBM 高带宽内存（192GB）：接近 2900 美元，是占比最高的部件；
[*]CoWoS‑L 先进封装工艺：1000‑1200 美元；
[*]再加上测试、基板、封装良率损失平摊等其他成本，合计构成整机物料成本。
很多人直觉以为最贵部分是计算 GPU 裸芯片，现实中 HBM 内存、先进封装的综合开销占比更高。
五、先进封装的几条技术路线对比与现实局限
[*]2.5D 硅中介层 CoWoS‑S：整块硅中介层，信号完整性最好；缺点硅片昂贵，尺寸上限受约束。
[*]CoWoS‑L 硅桥方案：有机基底 + 局部硅桥，兼顾大尺寸与成本；难点在于热翘曲、多材料匹配，良率管控难度上升。
[*]3D 堆叠：芯片垂直上下叠放，进一步缩短互联距离，但热散热、堆叠良率、测试复杂度会显著上升。
[*]玻璃基板路线：下一代候选方案，目标进一步做大基板尺寸，解决硅基板成本与翘曲，但还处在研发推进阶段。
重要现实：先进封装不是万能解药。芯粒之间互联带宽，依旧低于单片芯片内部布线；同时带来测试复杂度提升、多材料热匹配、良率损耗一系列工程难题，不是简单 “把多块芯片拼一起就等于更强芯片”。
六、产业启示：摩尔定律的战场，转移到封装集成
过去算力提升主要依靠晶体管微缩；当单颗裸芯片被光罩、良率死死限制之后，算力增长很大一部分要靠芯粒拆分 + 先进封装来实现。
这带来两个产业变化：
[*]芯片竞争不再只比拼单颗裸芯片制程，异构集成、先进封装能力成为核心壁垒；
[*]供应链瓶颈扩散：除了 CoWoS 产能，HBM 内存、ABF 封装基板、测试设备，都会成为 AI 芯片交付的约束点。就算逻辑芯片制造产能充足，上游配套跟不上，成品依旧无法大量出货。
常见认知误区澄清
[*]误区：封装就是给芯片做外壳，技术门槛很低纠正：AI 时代先进封装是一套晶圆级微型系统集成，需要光刻、键合、材料热匹配整套复杂工艺，已经成为 AI 算力供给的核心瓶颈。
[*]误区：芯粒拆分之后，拼接出来性能等同于单片巨型芯片纠正：芯粒之间互联带宽、延迟、功耗不如单芯片内部布线，存在性能损耗，需要架构设计做补偿。
[*]误区：只要用上 CoWoS，所有问题全部解决纠正：会带来热翘曲、良率损失、测试难度上升等一系列新工程挑战，每一代扩尺寸都要重新解决材料与工艺问题。
[*]误区：B200 昂贵主要是 GPU 裸芯片成本高纠正：物料成本里面 HBM 内存、先进封装、基板测试合计占比远高于两颗计算芯粒本身。
结语
AI 算力竞赛，不只是比拼晶体管能做多小，还要看能不能把多颗芯粒、海量内存，在极小空间内高密度组装成一套完整可用系统。
光罩极限锁死单片芯片物理上限，芯粒 + 先进封装就成为破局路径。但 CoWoS、硅桥这些方案，又会引出材料热变形、良率、配套供应链一连串新难题。
未来半导体行业，制造和封装的边界正在模糊。封装不再是产业链的末尾附属工序，而是决定 AI 算力上限的主战场。
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